Intel FPGA权威设计指南:基于Quartus Prime Pro 19集成开发环境

本书以Intel公司的Quartus Prime Pro 19集成开发环境与Intel新一代可编程逻辑器件Cyclone 10 GX为软件和硬件平台，系统地介绍了可编程逻辑器件的原理和Quartus Prime Pro集成开发环境的关键特性。全书共11章，内容主要包括Intel Cyclone 10 GX FPGA结构详解、Quartus Prime Pro HDL设计流程、Quartus Prime Pro块设计流程、Quartus Prime Pro定制IP核设计流程、Quartus Prime Pro命令行脚本设计流程、Design Space Explorer II设计流程、Quartus Prime Pro系统调试原理及实现、Quartus Prime Pro时序和物理约束原理及实现、Quartus Prime Pro中HDL不错设计方法、Quartus Prime Pro部分可重配置原理及实现，以及Intel不错综合工具原理及实现方法。

有名的嵌入式技术和EDA技术专家，长期从事电子信息技术方面的教学和科研工作，与优选多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版电子信息技术方面的著作近70部，内容涵盖电路仿真、电路设计、可编程逻辑器件、数字信号处理、单片机、嵌入式系统、片上可编程系统等。典型的代表作有《模拟电子系统设计指南（基础篇）：从半导体、分立元件到TI集成电路的分析与实现》、《模拟电子系统设计指南（实践篇）：从半导体、分立元件到TI集成电路的分析与实现》、《Xilinx Zynq-7000嵌入式系统设计与实现-基于ARM Cortex-A9双核处理器和Vivado的设计方法（第2版）》、《Altium Designer17一体化设计标准教程-从仿真原理和PCB设计到单片机系统》、《STC8系列单片机开发指南：面向处理器、程序设计和操作系统的分析与应用》、《Xilinx FPGA数字信号处理系统设计指南-基于HDL、Simulink和HLS的实现》等。

目 录第 章 Intel Cyclone 10 GX FPGA 结构详解11.1 逻辑阵列块和自适应逻辑块11.1.1 ALM结构和功能11.1.2 LUT的工作模式21.1.3 寄存器和锁存器121.1.4 LAB的互联架构211.1.5 分布式存储器221.2 存储器块321.2.1 嵌入式存储器块设计指导321.2.2 存储器块打包模式341.2.3 地址时钟使能351.2.4 存储器块异步清除351.2.5 存储器块纠错码351.2.6 使用M20K实现RAM361.3 时钟网络和相位锁相环401.3.1 时钟网络类型401.3.2 时钟资源功能431.3.3 层次化时钟结构451.3.4 时钟控制块471.3.5 时钟功耗控制501.3.6 相位锁相环521.4 I/O块581.4.1 I/O组的排列591.4.2 I/O电气标准601.4.3 I/O架构和特性621.4.4 可编程的IOE特性651.4.5 片上端接671.4.6 SERDES和DPA671.5 DSP块701.5.1 DSP块特性711.5.2 DSP块资源711.5.3 DSP块架构721.5.4 DSP块应用721.6 外部存储器接口781.6.1 外部存储器接口特性791.6.2 外部存储器接口I/O引脚801.6.3 器件封装支持的存储器接口801.6.4 外部存储器接口架构821.7 配置技术871.7.1 AS配置891.7.2 PS配置941.7.3 FPP配置971.7.4 JTAG配置1061.7.5 配置流程1081.8 电源管理1101.8.1 功耗1101.8.2 可编程电源技术1101.8.3 电源传感线1111.8.4 片上电压传感器1111.8.5 温度传感二极管1121.8.6 上电/断电顺序要求112第 章 Quartus Prime Pro HDL 设计流程1132.1 Quartus Prime Pro及组件的下载、安装和授权1132.1.1 下载Quartus Prime Pro及组件1132.1.2 安装Quartus Prime Pro及组件1172.1.3 授权Quartus Prime Pro及组件1182.2 Quartus Prime Pro功能和特性1212.3 Quartus Prime Pro设计流程1222.3.1 处理流程框架1222.3.2 增量优化的概念1252.3.3 超感知设计流程1252.4 建立新的设计工程1282.5 添加新的设计文件1342.6 设计的分析和综合处理1372.6.1 分析和综合的概念1372.6.2 分析和综合的属性选项1402.6.3 分析和综合的实现1472.6.4 查看分析和综合的结果1492.7 设计的行为级仿真1552.7.1 使用Verilog HDL生成测试向量的仿真1552.7.2 使用波形文件生成测试向量的仿真1612.8 设计的约束1652.8.1 通过GUI指定约束的方法1652.8.2 使用Tcl脚本约束设计的方法1662.8.3 在Assignment Editor中添加约束条件1722.8.4 在Pin Planner中添加约束条件1742.8.5 I/O分配分析1782.8.6 添加简单的时序约束条件1802.9 设计的适配1842.9.1 适配器设置选项1842.9.2 适配的实现1892.9.3 查看适配后的结果1902.10 查看时序分析结果1962.10.1 时序分析的基本概念1962.10.2 时序路径和时钟分析1972.10.3 时钟建立分析2002.10.4 时钟保持分析2012.10.5 恢复和去除分析2022.10.6 多周期路径分析2032.10.7 亚稳态分析2062.10.8 时序悲观2072.10.9 时钟作为数据分析2082.10.10 多角时序分析2092.10.11 时序分析的实现2102.11 功耗分析原理和实现2172.11.1 功耗分析器输入2182.11.2 功耗分析器设置2202.11.3 节点和实体分配2222.11.4 执行功耗分析2232.12 生成编程文件2262.12.1 装配器选项属性设置2262.12.2 可编程文件类型2322.12.3 运行装配器工具2322.12.4 生成PROM文件2332.13 下载设计2392.13.1 下载设计到FPGA2392.13.2 编程串行Flash存储器241第 章 Quartus Prime Pro 块设计流程2433.1 基于块的设计介绍2433.1.1 与块设计有关的术语2433.1.2 设计块重用介绍2443.1.3 基于块的增量编译介绍2463.2 设计方法学介绍2473.2.1 自顶向下设计方法学介绍2473.2.2 自底向上设计方法学介绍2473.2.3 基于团队的设计方法学介绍2483.3 设计分区2493.3.1 为外围IP、时钟和PLL规划分区2503.3.2 设计分区指导2513.3.3 保留和重用分区快照2513.3.4 创建设计分区2523.4 设计分区重用流程2553.4.1 重用核心分区2563.4.2 重用根分区2633.4.3 保留核心实体重新绑定2693.5 增量块设计流程2703.5.1 增量的时序收敛2703.5.2 设计抽象及实现2723.5.3 空分区时钟源保留2733.6 设计块重用和基于块增量编译的组合2733.7 建立基于团队的设计2743.7.1 为基于团队的设计创建一个顶层工程2743.7.2 为工程集成准备一个设计分区2773.8 自底向上的设计考虑278第 章 Quartus Prime Pro定制IP 核设计流程2794.1 Platform Designer工具功能介绍2794.1.1 Platform Designer支持的接口2794.1.2 元件结构2804.1.3 元件文件组织2814.1.4 元件版本2814.1.5 IP元件的设计周期2814.2 调用Platform Designer工具2824.3 创建定制元件IP核2854.3.1 指定IP元件类型2854.3.2 创建/指定用于综合和仿真的HDL文件2864.4 创建通用元件IP核2984.5 对定制元件IP核进行验证3094.6 对通用元件IP核进行验证3104.6.1 添加顶层原理图文件3104.6.2 修改user_define.v文件3124.6.3 添加generic_component_0.v文件3144.7 IP核生成输出（Quartus Prime Pro版本）315第 章 Quartus Prime Pro命令行脚本设计流程3175.1 工具命令语言3175.2 Quartus Prime Tcl包3175.3 Quartus Prime Tcl API Help3195.3.1 命令行选项3215.3.2 Quartus Prime Tcl控制台窗口3235.4 端到端的设计流程3235.4.1 建立新的设计工程3255.4.2 添加新的设计文件3255.4.3 添加设计约束条件3265.4.4 设计综合3295.4.5 设计适配3305.4.6 设计装配（生成编程文件）3315.4.7 报告3315.4.8 时序分析3335.5 自动脚本执行3355.5.1 执行例子3365.5.2 控制处理3365.5.3 显示消息3375.6 其他脚本3375.6.1 自然总线命名3375.6.2 短选项名字3375.6.3 集合命令3375.6.4 Node Finder命令3395.6.5 get_names命令3545.6.6 post_message命令3565.6.7 访问命令行参数3565.6.8 quartus() Array3585.7 tclsh shell3595.8 Tcl脚本基础知识3595.8.1 Intel FPGA COOL的例子3595.8.2 变量3595.8.3 替换3605.8.4 算术3605.8.5 列表3615.8.6 数组3615.8.7 控制结构3625.8.8 过程（子程序或函数）3635.8.9 文件I/O363第 章 Design Space Explorer II 设计流程3656.1 启动DSE II工具3656.2 DSE II工具介绍3666.2.1 Project页面3666.2.2 Setup页面3676.2.3 Exploration页面3696.2.4 Status页面3736.3 在本地计算机上探索不同的实现策略3736.4 在远程计算机上探索不同的实现策略3776.4.1 创建一个Azure账户3786.4.2 下载PuTTY相关工具3786.4.3 选择Intel FPGA工具3796.4.4 创建和配置虚拟机3806.4.5 配置和启动PuTTY工具3886.4.6 捕获虚拟机上的GUI界面3916.4.7 打开Quartus Prime软件3936.4.8 终止虚拟机3956.4.9 持久存储和数据传输3966.4.10 搭建和配置许可证服务器3976.4.11 连接到许可证服务器4066.4.12 在虚拟机上运行DSE II407第 章 Quartus Prime Pro系统调试原理及实现4117.1 系统调试工具概述4117.1.1 系统调试工具组合4117.1.2 用于监视RTL节点的工具4147.1.3 具有激励功能的工具4167.1.4 Virtual JTAG Interface Intel FPGA IP核4177.1.5 系统级调试结构4177.1.6 SLD JTAG桥4187.1.7 部分重配置设计调试4227.2 使用Signal Tap逻辑分析仪的设计调试4227.2.1 软件和硬件要求4237.2.2 Signal Tap逻辑分析仪的特性和优点4237.2.3 Signal Tap逻辑分析仪任务流程概述4247.2.4 创建新的调试工程4267.2.5 添加FIFO IP核4277.2.6 添加顶层设计文件4307.2.7 配置Signal Tap逻辑分析仪4327.2.8 编译设计4637.2.9 编程目标器件或器件4677.2.10 运行逻辑分析仪4687.2.11 查看、分析和使用捕获的数据4727.3 使用Signal Probe的快速设计验证4747.4 使用外部逻辑分析仪的系统内调试4777.4.1 选择逻辑分析仪4777.4.2 为逻辑分析仪接口定义参数4797.4.3 将LAI文件引脚映射到可用的I/O引脚4807.4.4 将内部信号映射到LAI组4807.4.5 编译Quartus Prime工程4817.4.6 使用LAI编程Intel支持的器件4827.4.7 运行时控制活动的组4827.5 系统内修改存储器和常量4827.5.1 用系统内存储器内容编辑器调试设计4837.5.2 使能运行时修改设计中的实例4837.5.3 用系统内存储器内容编辑器编程器件4847.5.4 将存储器实例加载到ISMCE4857.5.5 监视存储器中的位置4857.5.6 使用“Hex Editor”窗口编辑存储器内容4867.5.7 导入和导出存储器文件4877.6 使用系统内源和探针的设计调试4887.6.1 系统内源和探针的设计流程概述4897.6.2 例化In-System Sources ＆ Probes IP核4907.6.3 编译设计4927.6.4 运行系统内源和探针编辑器4927.6.5 用JTAG Chain Configuration编程器件4937.6.6 “Instance Manager：”窗口4947.6.7 In-System Sources and Probes Editor主界面4947.6.8 In-System Sources and Probes Editor的Tcl命令495第 章 Quartus Prime Pro时序和物理约束原理及实现4978.1 SDC文件的不错特性4978.1.1 使用实体绑定的SDC文件4978.1.2 实体绑定的约束范围4988.1.3 实体绑定的约束实例4988.2 创建时钟和时钟约束5008.2.1 基本时钟5008.2.2 虚拟时钟5018.2.3 生成时钟5028.2.4 推导PLL时钟5078.2.5 创建时钟组5098.2.6 时钟效应特性5128.3 创建I/O约束5158.3.1 设置输入延迟（set_input_delay）5158.3.2 设置输出延迟（set_output_delay）5168.4 创建偏移和延迟约束5168.4.1 不错I/O时序和板布线模型延迟5168.4.2 设置优选偏移（set_max_skew）5178.4.3 设置网络延迟（set_net_delay）5218.4.4 创建时序例外（异常）5238.4.5 多周期例外的实例5318.4.6 延迟注解5508.4.7 约束设计分区端口5508.5 使用适配器过约束5518.6 接口规划工具原理及应用5528.6.1 接口规划概述5538.6.2 建立新的设计工程5548.6.3 添加并配置外部存储器接口IP核5558.6.4 添加Avalon MMM BFM IP核5638.6.5 在顶层文件中例化IP核5658.6.6 初始化Interface Planner5678.6.7 用工程分配更新计划5688.6.8 规划外围布局5688.6.9 报告布局数据5738.6.10 验证和导出规划约束574第 章 Quartus Prime Pro中HDL 不错设计方法5769.1 综合支持的HDL语言5769.1.1 Verilog和SystemVerilog综合支持5769.1.2 VHDL综合支持5809.2 HDL支持的综合属性和命令5819.2.1 Verilog HDL综合属性和命令5819.2.2 VHDL综合属性和命令5979.3 底层原语的使用6149.3.1 底层I/O原语6169.3.2 底层逻辑原语621第 章 Quartus Prime Pro部分可重配置原理及实现62810.1 部分可重配置基本概念62810.1.1 部分可重配置术语62910.1.2 部分可重配置过程序列62910.1.3 内部主设备部分可重配置63010.1.4 外部主设备部分可重配置63210.1.5 部分可重配置设计注意事项63210.2 部分可重配置基本流程的实现63310.2.1 建立新的设计工程63410.2.2 添加设计文件63410.2.3 创建设计分区63710.2.4 为PR分区分配布局和布线区域63910.2.5 添加部分可重配置控制器IP核64210.2.6 定义角色64410.2.7 创建修订版64510.2.8 编译基本修订版本64710.2.9 准备PR实现修订版64810.2.10 编程器件65010.3 层次化部分可重配置流程的实现65210.3.1 建立新的设计工程65210.3.2 添加设计文件65310.3.3 创建设计分区65510.3.4 为PR分区分配布局和布线区域65810.3.5 添加部分可重配置控制器IP核66010.3.6 定义角色66210.3.7 创建修订版66310.3.8 编译基本修订版本66610.3.9 为父PR分区准备PR实现修订版66710.3.10 为子PR分区准备PR实现修订版66910.3.11 编程器件672第 章 Intel不错综合工具原理及实现方法67311.1 不错综合工具概论67311.1.1 不错综合工具的优势67311.1.2 不错综合工具运行要求67511.1.3 不错综合工具的简要流程67511.1.4 HLS与OpenCL67611.1.5 不错综合工具编译器细节67611.2 不错综合工具基本流程的实现68011.2.1 构建C++模型和测试平台68011.2.2 C和C++库68511.2.3 设置不错综合编译器69011.2.4 运行不错综合编译器69211.2.5 查看不错设计报告69411.2.6 查看元件RTL仿真波形70011.3 任意精度数据类型及优化70211.3.1 元件中声明ac_int数据类型70311.3.2 调试ac_int数据类型的使用70311.3.3 元件中声明ac_fixed数据类型70411.3.4 浮点编译优化70711.4 元件接口71211.4.1 元件调用接口71211.4.2 Avalon流接口71511.4.3 Avalon存储器映射的主接口72111.4.4 Avlaon存储器映射的从接口72511.4.5 元件调用接口参数73111.4.6 不稳定和稳定元件参数73411.4.7 全局变量73611.4.8 元件接口的结构体73611.4.9 复位行为73611.5 元件中的本地变量（存储器属性）73711.5.1 编译器元件存储器属性73711.5.2 静态变量76111.6 元件中的循环76211.6.1 循环启动间隔（ii编译指示）76411.6.2 循环携带的依赖性（ivdep编译指示）76511.6.3 循环合并（loop_coalesce编译指示）76811.6.4 循环展开（unroll编译指示）77011.6.5 循环并发（max_concurrency编译指示）77311.7 元件并发性77311.7.1 存储空间或I/O的串行等效77411.7.2 并行性控制774附录A C10-EDP-1硬件开发平台原理图775附录B USB-Blaster下载器驱动故障排除方法790